تصميم الدوائر المتكاملة Digital IC &ASIC verilog VHDL

السلام عليكم ورحمة الله وبركاته.
مهندس دوائر متكاملة. اذا كنت تريد كتابة كود لوصف دائرتك الالكترونية بإستخدام VHDL او Verilog يمكننى تلبيه طلبك.
يمكننى كتابة الكود وكتابة TestBench للتأكد من تحقيق التصميم للوظيفه المطلوبه.

الخدمة: كتابة الكود حتى 100 سطر وكتابة ال TestBench للتأكد من تحقيق الوظيفة المطلوبة للكود

كما يمكننى تقديم خدمات اخرى مثل:
-عمل اختبار للتصميم للتأكد من صحة التصميم وتغطيه كل حالات ومراحل الاختبار .
-عمل Synthesis واستخراج Gate Level Netlist والتقارير المطللوبه
-تطبيق Back-end Flow على التصميم واستخراج الملفات المطلوبه .

السلام عليكم ورحمة الله وبركاته. مهندس دوائر متكاملة. اذا كنت تريد كتابة كود لوصف دائرتك الالكترونية بإستخدام VHDL او Verilog يمكننى تلبيه طلبك. يمكننى كتابة الكود وكتابة TestBench للتأكد من تحقيق التصميم للوظيفه المطلوبه. الخدمة: كتابة الكود حتى 100 سطر وكتابة ال TestBench للتأكد من تحقيق ال

... السلام عليكم ورحمة الله وبركاته.
مهندس دوائر متكاملة. اذا كنت تريد كتابة كود لوصف دائرتك الالكترونية بإستخدام VHDL او Verilog يمكننى تلبيه طلبك.
يمكننى كتابة الكود وكتابة TestBench للتأكد من تحقيق التصميم للوظيفه المطلوبه.

الخدمة: كتابة الكود حتى 100 سطر وكتابة ال TestBench للتأكد من تحقيق الوظيفة المطلوبة للكود

كما يمكننى تقديم خدمات اخرى مثل:
-عمل اختبار للتصميم للتأكد من صحة التصميم وتغطيه كل حالات ومراحل الاختبار .
-عمل Synthesis واستخراج Gate Level Netlist والتقارير المطللوبه
-تطبيق Back-end Flow على التصميم واستخراج الملفات المطلوبه . عرض المزيد

تطويرات متوفرة لهذه الخدمة

	يمكن اضافة خدمة عمل Synthesis باستخدام Quartus Prime, Xilinx وعمل Configurationعلى FPGAلنفس التصميم. 10.00 يومين مقابل 10.00$ إضافية على سعر الخدمة. سيزيد مدة التنفيذ يومين إضافيين.
	يمكن اضافه على الخدمة عمل تحقيق باستخدام Sytem verilog and UVM لنفس الدايره المصممة . 20.00 3 أيام مقابل 20.00$ إضافية على سعر الخدمة. سيزيد مدة التنفيذ 3 أيام إضافية.
	تطبيقASIC Flow على التصميم بأستخدامIC Compiler واستخراج ملف\|\|GDS وتطبيق STA لنفس الدائره المصممه . 20.00 3 أيام مقابل 20.00$ إضافية على سعر الخدمة. سيزيد مدة التنفيذ 3 أيام إضافية.