تصميم الدوائر المتكاملة Digital IC &ASIC verilog VHDL

عن الخدمة

السلام عليكم ورحمة الله وبركاته.
مهندس دوائر متكاملة. اذا كنت تريد كتابة كود لوصف دائرتك الالكترونية بإستخدام VHDL او Verilog يمكننى تلبيه طلبك.
يمكننى كتابة الكود وكتابة TestBench للتأكد من تحقيق التصميم للوظيفه المطلوبه.

الخدمة: كتابة الكود حتى 100 سطر وكتابة ال TestBench للتأكد من تحقيق الوظيفة المطلوبة للكود

كما يمكننى تقديم خدمات اخرى مثل:
-عمل اختبار للتصميم للتأكد من صحة التصميم وتغطيه كل حالات ومراحل الاختبار .
-عمل Synthesis واستخراج Gate Level Netlist والتقارير المطللوبه
-تطبيق Back-end Flow على التصميم واستخراج الملفات المطلوبه .


معرض الأعمال

تقييم الخدمة

جميع التقييمات (6)

المشتري منذ 11 شهر و20 يوم

ممتاز

المشتري منذ سنة و6 أشهر

شغل مميز و ب وقت قياسي ما قصر معي مرا

المشتري منذ سنة و6 أشهر

انسان في قمة الاخلاق والاحترام وشغل اعلى جودة، اشكرك يا مهندس محمد على حسن التعامل.

المشتري منذ سنة و10 أشهر

تعامل في قمة الروعة وانجاز رائع رائع ماشاء الله تبارك الله انصح بالتعامل معه

البائع منذ سنة و10 أشهر

اسعدنى تعليقك شكرا جدا ليك واتمنى انى اكون عند حسن الظن دايما

المشتري منذ سنة و10 أشهر

هذي ثاني مرة أتعامل معاه, رجل فاهم وأمين ومحترم ومهني, لو فيه اكثر من خمسة نجوم كان حطيت.

البائع منذ سنة و10 أشهر

اشكرك جدا على تقييمك الطيب هذا وانا سعيد بتقديم خدماتى لك واتمنى انى اكون عند حسن ظنك دايما

المشتري منذ سنة و11 شهر

رغم ضيق الوقت إلا انه عمل لي المشروع على اكمل وجهه ويتجاوب معي بسرعه واذا فهمت شي وضحه لي الله يسعده وييسرله امره يارب اطلبو منه وانتم متطمنين

البائع منذ سنة و10 أشهر

اشكرك على تقييمك ده واتمنى انى اكون عند حسن ظنك دايما

طلب الخدمة

سعر الخدمة
$5.00
تطويرات اختيارية

يمكن اضافة خدمة عمل Synthesis باستخدام Quartus Prime, Xilinx وعمل Configurationعلى FPGAلنفس التصميم.

  • 10 دولار
  • يومين

يمكن اضافه على الخدمة عمل تحقيق باستخدام Sytem verilog and UVM لنفس الدايره المصممة .

  • 20 دولار
  • 3 أيام

تطبيقASIC Flow على التصميم بأستخدامIC Compiler واستخراج ملف||GDS وتطبيق STA لنفس الدائره المصممه .

  • 20 دولار
  • 3 أيام

بطاقة الخدمة

طلب الخدمة

سعر الخدمة
$5.00
تطويرات اختيارية

يمكن اضافة خدمة عمل Synthesis باستخدام Quartus Prime, Xilinx وعمل Configurationعلى FPGAلنفس التصميم.

  • 10 دولار
  • يومين

يمكن اضافه على الخدمة عمل تحقيق باستخدام Sytem verilog and UVM لنفس الدايره المصممة .

  • 20 دولار
  • 3 أيام

تطبيقASIC Flow على التصميم بأستخدامIC Compiler واستخراج ملف||GDS وتطبيق STA لنفس الدائره المصممه .

  • 20 دولار
  • 3 أيام

بطاقة الخدمة

تقييم الخدمة

جميع التقييمات (6)

المشتري منذ 11 شهر و20 يوم

ممتاز

المشتري منذ سنة و6 أشهر

شغل مميز و ب وقت قياسي ما قصر معي مرا

المشتري منذ سنة و6 أشهر

انسان في قمة الاخلاق والاحترام وشغل اعلى جودة، اشكرك يا مهندس محمد على حسن التعامل.

المشتري منذ سنة و10 أشهر

تعامل في قمة الروعة وانجاز رائع رائع ماشاء الله تبارك الله انصح بالتعامل معه

البائع منذ سنة و10 أشهر

اسعدنى تعليقك شكرا جدا ليك واتمنى انى اكون عند حسن الظن دايما

المشتري منذ سنة و10 أشهر

هذي ثاني مرة أتعامل معاه, رجل فاهم وأمين ومحترم ومهني, لو فيه اكثر من خمسة نجوم كان حطيت.

البائع منذ سنة و10 أشهر

اشكرك جدا على تقييمك الطيب هذا وانا سعيد بتقديم خدماتى لك واتمنى انى اكون عند حسن ظنك دايما

المشتري منذ سنة و11 شهر

رغم ضيق الوقت إلا انه عمل لي المشروع على اكمل وجهه ويتجاوب معي بسرعه واذا فهمت شي وضحه لي الله يسعده وييسرله امره يارب اطلبو منه وانتم متطمنين

البائع منذ سنة و10 أشهر

اشكرك على تقييمك ده واتمنى انى اكون عند حسن ظنك دايما