تصميم دوائر متكامله ic design باستخدام verilog
تصميم دوائر متكامله ic design باستخدام verilog
الخدمة متوقفة مؤقتاً وغير متاحة للشراء حاليًا.
عن الخدمة
تصميم و كتابة الكود للدائرة المطلوية باستخدام verilog / Vhdl و عمل simulation بالاضافة الى test bench . يمكن ايضا عمل RTL analysis and fpga Synthesis ,or Asic Synthesis
حجم العمل: تصميم يتكون من 60 سطر كود + simulation result + test bench مبسطة
كما يمكن ايضا عمل verification plan للتصميم و تنفيذها باستخدام system verilog or uvm
كلمات مفتاحية
خدمات قد تنال إعجابك
شراء الخدمة
سعر الخدمة
$5.00
تطويرات اختيارية
اضافة module
5.00
|
|
netlist انشاء
5.00
|
|
عمل verification plan
10.00
|
|
تنفيذ ال verification plan باستخدام uvm او sv
25.00
|
شراء الخدمة
سعر الخدمة
$5.00
تطويرات اختيارية
اضافة module
5.00
|
|
netlist انشاء
5.00
|
|
عمل verification plan
10.00
|
|
تنفيذ ال verification plan باستخدام uvm او sv
25.00
|
خدمات قد تنال إعجابك
كلمات مفتاحية
