تصميم و كتابة الكود للدائرة المطلوية باستخدام verilog / Vhdl و عمل simulation بالاضافة الى test bench . يمكن ايضا عمل RTL analysis and fpga Synthesis ,or Asic Synthesis
حجم العمل: تصميم يتكون من 60 سطر كود + simulation result + test bench مبسطة

كما يمكن ايضا عمل verification plan للتصميم و تنفيذها باستخدام system verilog or uvm