تصميم دوائر متكامله ic design باستخدام verilog

تصميم و كتابة الكود للدائرة المطلوية باستخدام verilog / Vhdl و عمل simulation بالاضافة الى test bench . يمكن ايضا عمل RTL analysis and fpga Synthesis ,or Asic Synthesis
حجم العمل: تصميم يتكون من 60 سطر كود + simulation result + test bench مبسطة

كما يمكن ايضا عمل verification plan للتصميم و تنفيذها باستخدام system verilog or uvm

تصميم و كتابة الكود للدائرة المطلوية باستخدام verilog / Vhdl و عمل simulation بالاضافة الى test bench . يمكن ايضا عمل RTL analysis and fpga Synthesis ,or Asic Synthesis حجم العمل: تصميم يتكون من 60 سطر كود + simulation result + test bench مبسطة كما يمكن ايضا عمل verification plan للتصميم و تنف

... تصميم و كتابة الكود للدائرة المطلوية باستخدام verilog / Vhdl و عمل simulation بالاضافة الى test bench . يمكن ايضا عمل RTL analysis and fpga Synthesis ,or Asic Synthesis
حجم العمل: تصميم يتكون من 60 سطر كود + simulation result + test bench مبسطة

كما يمكن ايضا عمل verification plan للتصميم و تنفيذها باستخدام system verilog or uvm عرض المزيد

بطاقة الخدمة

التقييمات

متوسط سرعة الرد

لم يحسب

المشترين

طلبات جاري تنفيذها

سعر الخدمة يبدأ من

$5.00

مدة التسليم

يوم واحد

صاحب الخدمة

.Ahmed A

بائع جديد

تواصل معي

تطويرات متوفرة لهذه الخدمة

	اضافة module 5.00 يوم واحد مقابل 5.00$ إضافية على سعر الخدمة. سيزيد مدة التنفيذ يوم إضافي.
	netlist انشاء 5.00 يوم واحد مقابل 5.00$ إضافية على سعر الخدمة. سيزيد مدة التنفيذ يوم إضافي.
	عمل verification plan 10.00 يوم واحد مقابل 10.00$ إضافية على سعر الخدمة. سيزيد مدة التنفيذ يوم إضافي.
	تنفيذ ال verification plan باستخدام uvm او sv 25.00 يوم واحد مقابل 25.00$ إضافية على سعر الخدمة. سيزيد مدة التنفيذ يوم إضافي.